IBM crée la première puce 2 nm avec 333 millions de transistors par mm²

La course au 2 nm raflée par IBM

 

Dans la course à la miniaturisation, de nombreux acteurs dépensent des milliards d’euros pour prendre les devants. À ce jeu, IBM s’en sort très bien, ils viennent d’annoncer la première puce de 2 nanomètres au monde.

Les ingénieurs des laboratoires du groupe américain IBM ont franchi une nouvelle étape dans le développement d’architecture de puces en annonçant la première puce d’une taille de structure de 2 nanomètres.

333 millions de transistors sur un millimètre carré

2 nm… mais il faut bien entendu noter que la valeur ne correspond qu’à un équivalent. Les conceptions 3D des processus FinFET modernes suivent d’autres principes que ceux des architectures anciennes bidimensionnelles. Néanmoins, ce chiffre donne une impression de l’état de développement.

En fin de compte, il s’agit d’étendre davantage la densité des transistors sur une puce afin d’augmenter les performances, mais aussi réduire la consommation d’énergie. Par rapport à une puce de 5 nanomètres (Apple M1) ou 7 nanomètres (AMD Ryzen), cette nouvelle architecture IBM est censée apporter environ 45 % de performances en plus. Cette puissance supplémentaire est associée à 75 % d’énergie en moins.

Le tableau publié par AnandTech (qui a regroupé des données de MWikichip) permet de se rendre compte de cette fameuse densité de transistors que l’on calcule en méga-transistor par millimètre carré (MTr/mm2).

 IBMTSMCIntelSamsung
22 nm16,5
16 nm / 14 nm28,8844,6733,32
10 nm52,51100,7651,82
7 nm91,2237,1895,08
5 nm171,3
3 nm292,21
2 nm333,33

Comme vous pouvez le constater plus bas, IBM utilise des transistors de type « gate-allaround » (GAAFET) sur les nœuds de 2 nm. Ces transistors GAA à 3 piles d’IBM possèdent une hauteur de cellule de 75 nm, une largeur de cellule de 40 nm et chaque nanofeuille a une hauteur de 5 nm, séparées les unes des autres de 5 nm.

Cette nouvelle architecture signifie donc que 50 milliards de transistors peuvent être emballés sur une puce de la taille d’un ongle

IBM peut ainsi proposer 333 millions de transistors sur un millimètre carré. Les derniers SoC 5 nanomètres, sortis de la chaîne de production de TSMC, s’élèvent à 171 millions de transistors à titre de comparaison. Cette nouvelle architecture signifie donc que 50 milliards de transistors peuvent être emballés sur une puce de la taille d’un ongle (150 millimètres carrés).

La course à la miniaturisation

IBM est à la pointe dans le développement de semi-conducteurs. L’entreprise américaine a également été la première à présenter des puces fonctionnelles de 7 nanomètres (2015) et 5 nanomètres (2017).

L’année dernière, TSMC a surpris tout le monde lorsqu’il a annoncé que ses nœuds de 3 nm n’utiliseront pas de transistors GAAFET. Néanmoins, les nœuds de 2 nm adopteront la conception GAAFET avec une commercialisation des premières puces en 2023. Apple a ainsi conclu des accords exclusifs de production et de R&D avec TSMC jusqu’aux nœuds 2 nm. Pendant ce temps, Samsung tente de dépasser TSMC sur le 3 nm… néanmoins les nœuds de Samsung sont historiquement connus pour obtenir de moins bons rendements que ceux de TSMC.

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