AMD pourrait transformer ses processeurs Ryzen avec cette nouvelle technologie

La 3D V‑Cache, révélée en 2021 puis commercialisée dans les Ryzen X3D, consiste à empiler verticalement le cache L3 (LLC) au‑dessus du die CPU, pour offrir beaucoup plus de mémoire proche des cœurs sans exploser la surface. Cette approche a donné naissance à plusieurs puces très orientées gaming, jusqu’au récent Ryzen 7 9850X3D, présenté au CES 2026 comme « le processeur de jeu le plus rapide au monde » par AMD.

Désormais, un nouveau brevet intitulé « Balanced Latency Stacked Cache » suggère qu’AMD ne veut plus se limiter au seul cache L3 : le document décrit des techniques pour empiler aussi le cache L2, afin de réduire encore les latences d’accès et la consommation d’énergie. Pour les futures générations de processeurs Ryzen de la série X3D, cela pourrait se traduire par des gains sensibles dans tous les scénarios qui profitent déjà de la 3D V‑Cache, en particulier les jeux très dépendants de la mémoire.

Moins de cycles, moins d’énergie : ce que décrit le brevet

Dans le brevet, AMD explique qu’un L2 « planar » classique de 1 Mo présente une latence typique d’environ 14 cycles, alors qu’un L2 empilé selon cette nouvelle architecture pourrait descendre à 12 cycles. La différence peut paraître minime sur le papier, mais dans le monde de la micro‑architecture, gagner deux cycles sur un accès L2 est loin d’être anecdotique, surtout si cela s’applique à des millions d’accès par seconde.

Techniquement, le design repose sur des dies empilés reliés par des vias de connexion, notamment des TSV (Through‑Silicon Vias) ou des BPV (Bond Pad Vias), implantés au centre de la pile. Ce placement central permet de raccourcir les trajets de données (moins d’étages de pipeline) et de créer une structure plus symétrique, avec des temps d’accès uniformes sur toutes les couches de cache empilé. D’après le brevet, cette approche permet non seulement de réduire la latence, mais aussi de diminuer la consommation, car le cache peut revenir plus vite d’un état actif à un état idle.

Le document évoque par ailleurs des modules de cache L2 empilé composés de blocs de 512 Ko, pouvant atteindre 2 Mo voire 4 Mo, et la possibilité de combiner empilement L2 et L3 dans une même hiérarchie. En théorie, cela donnerait à AMD une marge de manœuvre importante pour adapter la taille de cache aux besoins des futures puces Zen, que ce soit sur desktop ou serveur.

Comme toujours, on rappelle qu’il s’agit d’un brevet, pas d’une feuille de route produit. Rien ne garantit donc que ce design arrivera tel quel dans un processeur grand public, ni à quel horizon. La seule chose qui est sûre, c’est qu’AMD travaille bien sur cette technologie, et on ne peut qu’espérer qu’elle arrive un jour sur les prochaines générations.